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我的脚本如下：
analyze -f verilog design.v
elaborate design
set_scan_configuration -style multiplexed_flip_flop -methodology full_scan -clock_mixing no_mix \
-chain_count 2
create_test_clock -period 100 -waveform {45 55} clk
set_signal_type test_asynch reset_n
rtldrc
出现如下几个问题
（1）Error:Could not read the following target libraries: gtech.db 这个提示两遍，请问我缺了哪步
（2）设定clk时候，为什么period一定要100啊，其他值好像都不行啊
（3）电路内部还有另一个时钟clk_f,是由clk分频产生，请问这个时钟怎么办的？该怎么设定？
（4）有个warning:
Asynch reset_n reaches 300 flip_flops but can not disable their asynch controls.
是不是表示reset_n信号已经设定好了
（5）warning: There are 1 blackboxes in the design.
遇到这种情况该怎么办呢？
刚刚学，请大家帮帮忙？太感谢了 |
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发表于 2007-9-22 16:11:25
