数字典型电路知识结构地图，请大家参考，也希望积极补充！

adan313

楼主如果出书，一定支持。其实前端逻辑设计的新手，会遇到好多这种问题，看似简单，但总是没想明白，然后出错。市面上讲逻辑设计讲到这么细的都没有，都是类似网上那种fpga教学的例程一样，没有什么用。希望楼主能出一本书，除了讲一些这种，再加一些ip级的架构的内容就更完美了。

Tsuh2017

谢谢分享

adan313

每每看楼主列的题目，感觉真的很好，正式一份完美的总结。囊括了数字设计大部分的基础电路结构。如果出书，感觉会比现有的硬件架构的艺术和verilog编程的艺术要好的多。。加油

rosshardware

目前正在跟一家出版社规划出书哈，大纲基本就跟上面罗列的一致，后续写书的时候，我也会不定期发布一些章节出来，不过出书是个漫长过程，可能明年年中，或者年底才能跟大家见面哈，请大家耐心等待：）

liufeiccccc

好东西，支持出书

whatsfor

干货满满，谢谢分享

184255

rosshardware 发表于 2018-9-11 15:56
对于除法的实现，相对于加减乘要麻烦一些。当然目前除法主要支持无符号数除法，我们分为两类进行介绍，一类 ...

关于这段代码，有几点疑问？1.余数 remainder的定义，余数的位宽应该要等于除数的位宽，是不会比除数小的
output reg [REMAINDER_WIDTH-1:0]          remainder
1.在移位除的时候基数遗漏减div_cnt
assign  divivend_cut = lsf_divivend[DIVIDEND_WIDTH-1 -: DIVISOR_WIDTH];
2.比如 1100除以111 ，第一次长除就余下110，那么下一次就不应该使用{1‘b0,divivend_cut}(0110),而应该是{dividend_cut,//被除数截位的后一位}(1100)
  疑问在这个逻辑
   always @(*) begin
          sub_dividend_divsor = {1'b0,divivend_cut } (有疑问？？)- {1'b0, divisor};
    end

ever4ever

真的干货~

荒漠小草

谢谢楼主，学习一下

u-527

楼主继续更新啊。加油！