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[求助] PLL不能锁定

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发表于 2018-8-29 11:29:30 | 显示全部楼层 |阅读模式

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这是我做的整数分频锁相环,不能锁定,具体情况就是,开始时vco没起振,分频器输出高电位,导致比参考频率慢一个周期,在这段时间内UPB=0,VTUNE充电到高电位,直到VCO起振时,此时已经是最高频率,但是因为初始相位慢于参考频率,一直充电,不能锁定我想请问这是哪里出了问题,我猜测如果将参考信号延迟一个周期,或许能锁定,但这不符合实际情况。
希望大神指点一下
PLL-tran.png
发表于 2018-8-29 11:36:18 | 显示全部楼层
分频器初始态置成0?
发表于 2018-8-29 12:05:57 | 显示全部楼层
回复 1# 周嘉璟


   加启动电路试一试
发表于 2018-8-29 12:11:06 | 显示全部楼层
PFD输入极性反了, 整个PLL环路不是负反馈。 vtune最高vco频率最大时,应该对vtune放电,但你的pfd输出dn/up序列是在对vtune充电。

另: FREF需要转成方波。
发表于 2018-8-29 12:58:03 | 显示全部楼层
看似Loop反馈极性接反。
分频器输出的频率好像不变,大概vtune饱和。
发表于 2018-8-29 13:33:28 | 显示全部楼层




    也有可能PFD的极性是对的,但是即便vtune最高,fdiv的频率仍然小于fref,环路一直充电。
   1)fref要转成方波进pfd
   2)检测pfd极性
   3)检查fdiv的除频比对不对
   4)检查vco振荡范围能否覆盖你要的频率
 楼主| 发表于 2018-8-29 15:28:49 | 显示全部楼层
回复 6# scpuke
1)我试试转成方波进pfd2)刚开始我也感觉是PFD不正确,但我单独仿真是正确的,如果仔细看一下上图就会发现pfd正常工作,是因参考频率的上升沿和fdiv的上升沿在刚开始差的很大
3)分频比我单独测过,输入周期0.5ns,分频比80,输出39.5ns,差了0.5ns,我感觉可以接受吧,难道是它的原因?

4)我的vco是有四组开关电容,现在的锁相环没有加AFC,我直接选定了一组,频率范围大概是1.54G~1.59G,参考频率20M,分频比78,输出应为1.56G,在覆盖范围内。
5)非常感谢耐心指导
 楼主| 发表于 2018-8-29 15:29:52 | 显示全部楼层
回复 3# harry1862pd

怎么说,不太懂
 楼主| 发表于 2018-8-29 15:31:22 | 显示全部楼层
回复 2# Andy_11

作用应该不大,upb输出和上图应该差距不大
 楼主| 发表于 2018-8-29 21:48:33 | 显示全部楼层
再来顶一顶
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