在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: 周嘉璟

[求助] PLL不能锁定

[复制链接]
发表于 2018-8-30 12:31:16 | 显示全部楼层
仿真时间再长一点呢
发表于 2018-8-30 13:12:29 | 显示全部楼层
回复 7# 周嘉璟


    我非常好奇的是你UP信号出现了中间电位,这个是怎么做到的?

分频器说好是80分频,那么出来的 周期就应该是 40n,而不是39.5n; 看看是逻辑错了,还是频率太高,导致分频器出错了。。

Vtune必须到最高电压,VCO才能振荡,这个也不太对呀。 你单独仿真VCO呢? 低电压下它不起振么???
 楼主| 发表于 2018-9-2 17:58:07 | 显示全部楼层
回复 12# priestszpku


UP信号出现中间电位我也不清楚什么情况;分频器确实是我设计错了,不能实现78分频,我已经修改了;
vco起振很晚(550ns)确实不正常,我又将各个模块连接仿真(之前是做成一个symbol)20ns基本就起振了;
现在起码能锁定了
发表于 2022-4-7 23:13:41 | 显示全部楼层


周嘉璟 发表于 2018-9-2 17:58
回复 12# priestszpku


VCO起振很晚仅仅是因为VCO输出没有赋初始值。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-26 08:44 , Processed in 0.015188 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表