PLL不能锁定

univerw

仿真时间再长一点呢

priestszpku

回复 7# 周嘉璟


    我非常好奇的是你UP信号出现了中间电位，这个是怎么做到的？

分频器说好是80分频，那么出来的 周期就应该是 40n，而不是39.5n； 看看是逻辑错了，还是频率太高，导致分频器出错了。。

Vtune必须到最高电压，VCO才能振荡，这个也不太对呀。 你单独仿真VCO呢？ 低电压下它不起振么？？？

周嘉璟

回复 12# priestszpku


UP信号出现中间电位我也不清楚什么情况；分频器确实是我设计错了，不能实现78分频，我已经修改了；
vco起振很晚（550ns）确实不正常，我又将各个模块连接仿真（之前是做成一个symbol）20ns基本就起振了；
现在起码能锁定了

李畅

周嘉璟 发表于 2018-9-2 17:58
回复 12# priestszpku

VCO起振很晚仅仅是因为VCO输出没有赋初始值。