CPLD时钟频率问题...高手进啊...

tzjz2003 · 发表于 2007-9-11 10:28:36

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我做了一个小的verilog程序，选定了altera的CPLD：EMP3128ATC100-10
可是，时序分析结果只能跑47.3M；
而选用FPGA器件则时序分析结果可以跑230M，而我们的项目想跑100M的时钟，
请问其中差距原因呢？如何提高CPLD器件中的频率？这是一个时序逻辑电路。

[ 本帖最后由 tzjz2003 于 2007-9-11 11:09 编辑 ]

karnizhu · 发表于 2007-9-11 12:55:46

从你描述中可以看出，你选择CPLD与你用来做比较的FPGA可能不在一个速度等级，不能拿来直接比较。单从器件的速度特性看，在相同工艺下FPGA的速度要比CPLD快，另外由于二者内部结构不一样，也可能导致相同设计在FPGA与CPLD之间时钟速度相差比较大，所以现在高速、复杂的数字设计都是选用FPGA的，CPLD用于低速、小容量的场合比较合适。你可以先确定你选择的CPLD的速度等级（一般FPGA/CPLD的datasheet中都有说明，有pin2pin的延迟参数等，还有就是看一个典型的例子在器件中能跑多快），再评估一下你的设计有没有提高速度的余地，这个余地有多大？最后正确选择器件种类以及型号。

tzjz2003 · 发表于 2007-9-11 13:38:20

一般CPLD可以跑多少的时钟频率啊?
我用的是EMP3128A

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