如何从cadence IC615的原理图中导出verilog网表（包含各个例化模块的连接关系）

星闪星烁

原理图中既有数字电路也有模拟电路。求大神帮忙！！！！

星闪星烁

采NC-verilog

zhw1004

模拟电路都是模拟器件，比如还有R，C等等，怎么可以生成verilog网表？

如果是数字电路图，直接verilogin就可以了。