解答送500信元 div2,4，8分频电路的实现优缺点分析

wrhwindboy · 发表于 2018-5-27 14:19:15

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本帖最后由 wrhwindboy 于 2018-6-10 10:08 编辑

想实现一个2,4,8分频的电路，大家帮忙分析一下他们的优缺点

Clk_sys为 clk的 2,4,8 分频，想到了有下面两种分频实现方式，大家能给点建议吗，那种电路实现上比较科学，可以从数字电路原理和SDC设定等多个方面来给小弟一些意见。
可能具体电路图实现由一些问题，具体思路就是一个是mux在时钟路径上，一个是mux在data路径上。

方案

wrhwindboy · 发表于 2018-5-28 17:58:16

up。。。。。。

zqq624723237 · 发表于 2018-5-29 22:52:01

不懂帮顶

wrhwindboy · 发表于 2018-6-7 11:00:47

求解答

timtim01 · 发表于 2018-6-10 16:35:40

第一种比较方便複用上较为方便要使用4分频 2分频可以快速取用

rosshardware · 发表于 2018-6-25 10:46:38

时钟切换最好不要用组合逻辑直接完成，除非后一级有门控，可以控制切换期间时钟不动，否则可能会有毛刺，因此方案一不推荐，最好使用方案2

谁枫而飘 · 发表于 2018-6-26 11:54:41

肯定第二种啥，时钟负载比较大，你组合逻辑的负载能有寄存器的负载能力大？

wrhwindboy · 发表于 2018-6-27 08:21:04

回复 7# 谁枫而飘

单对负载驱动能力来说，如果不够，后端工具不是可以插入buff来解决吗？

谁枫而飘 · 发表于 2018-6-29 09:01:08

回复 8# wrhwindboy

我是搞FPGA的对这个不慎了解，好像是可以的

谁枫而飘 · 发表于 2018-7-13 08:27:59

回复 8# wrhwindboy

不止是驱动能力，还有抖动，延时等

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