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查看: 1681|回复: 1

求教

发表于 2007-8-29 13:38:44 | 显示全部楼层 |阅读模式

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为什么DC timing check有setup violation的情况下,post simulation仍能通过?
如果这样的话,是不是意味着我可以忽略这些timing vioaltion.

check, 的情况下

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发表于 2007-8-29 16:28:36 | 显示全部楼层

有violation肯定不能忽略了
你做后仿与你的testbech有很大的关系,你的testbench也许有局限性从而没有使用到那些发生发生violation的路径
但实际情况也许会发生,这也是为什么我们做STA的原因了
所以不能忽略

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