帮忙解释下clock jitter

bandao · 发表于 2007-8-27 09:10:52

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

在写时钟约束的时候，有个uncertainty，有人说其中包括了clock jitter，我个人认为clock jitter只能影响setup time,
可是书上说，也能影响hold time 不知道怎么去理解？
请高手指点下

MOSFET · 发表于 2007-8-27 11:11:06

看rabey的书,解释很详细,
skew是偏移,当布局布线后两个寄存器之间的skew是固定的,当为正时有利于建立时间,而不利于保持时间当为负则相反
jitter是抖动,既可以为正,也可为负,一般都考虑最坏情况,所以对建立时间和保持时间都是有害的.

bandao · 发表于 2007-8-27 12:39:05

原帖由 MOSFET 于 2007-8-27 11:11 发表
看rabey的书,解释很详细,
skew是偏移,当布局布线后两个寄存器之间的skew是固定的,当为正时有利于建立时间,而不利于保持时间当为负则相反
jitter是抖动,既可以为正,也可为负,一般都考虑最坏情况,所以对建立时间 ...

你说的和书上一样，不过为什么呢，skew我知道，jitter我认为只会影响时钟周期

alpha1027 · 发表于 2007-8-28 08:58:23

jitter是指上升沿出现时间的抖动，也就是可能会在应该出现时间的过早或过晚出现。
hold time 与 setup time就像一个硬币的两个面，jitter既然能影响setup time也当然能影响hold time了，一个多了另一个就少了。

[ 本帖最后由 alpha1027 于 2007-8-28 09:04 编辑 ]

bandao · 发表于 2007-8-28 11:21:03

原帖由 alpha1027 于 2007-8-28 08:58 发表
jitter是指上升沿出现时间的抖动，也就是可能会在应该出现时间的过早或过晚出现。
hold time 与 setup time就像一个硬币的两个面，jitter既然能影响setup time也当然能影响hold time了，一个多了另一个就少了。

我本来认为jitter是由于外部的晶振引起的，难道我错了？？
jitter难道是由电路本身引起的啊？？？？？？？？？？？？？

lling65 · 发表于 2007-11-16 16:34:09

jitter算在uncertainty的话，那肯定setup time ,hold time 都会影响

cynicyj · 发表于 2007-11-20 17:31:57

原帖由 bandao 于 2007-8-28 11:21 发表

我本来认为jitter是由于外部的晶振引起的，难道我错了？？
jitter难道是由电路本身引起的啊？？？？？？？？？？？？？

应该都有可能引起吧

ddxx · 发表于 2007-11-22 09:32:01

jitter影响时钟边沿，一般会缩小采样的窗口；晶体品质，电源噪声，布线crosstalk都影响jitter。

ailone · 发表于 2007-11-25 16:14:16

我的理解是
实际时钟与标准时钟是不同的，是有倾斜的
这个倾斜（误差）就是jitter

帮忙解释下clock jitter

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2