大家帮我看看我的verilog代码错在那里啊？

novices

module fdivision( in_clk,control,out_clk );
    input in_clk;
    input[3:0] control;
    output out_clk;
   
    reg[3:0] j;
    wire out_clk;
   
    parameter code=4'd0;
   


assign out_clk =  (control==code)?in_clkut_clk;
    out_clk=in_clk;
    always@( posedge in_clk )
        if ( j==control )
           begin
               j<=4'd1;
               out_clk<=~out_clk;
           end
        else
           j<=j+1;
endmodule