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[求助]!!

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lumish
发表于 2003-7-30 21:19:23 | 显示全部楼层 |阅读模式

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呵呵，版主真是牛人!也是大好人。
请教一下，verilog中，如果既有敏感信号又有信号边沿触发，是不是容易造成时序混乱？
敏感, 信号

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fools
发表于 2003-7-31 08:56:57 | 显示全部楼层

[求助]!!

这种语法不可以出现的。
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