PCI Latency timer

dragonyoo

Jack:
    问一下latency timer的问题。在PCI规范2.2中，好像不允许latency timer硬连线到很大的值，最大为16。在规范2.2中，为了防止主设备独占总线，专门设置这个寄存器，如果latency timer定死，即不随交易进行而逐步减一，这与规范冲突，在实际的实现中
有没有可能出现问题？譬如一次交易超过300，可能交易中间GNT已经无效，但PCI卡仍然独占总线，因为latency timer永远不会到期。如果没问题的话，交易中止大部分的原因是不是由桥芯片发出stopn信号？
    我猜想你的设计中也用到FIFO，用于PCI接口和Local接口缓冲数据以及同步数据，按照你的经验，FIFO中有多少数据申请总线较好？
    每一次DMA完成后，发送中断，用什么方法清除中断？用软件通过PCI接口往中断寄存器写入数据清掉，还是有更好的方法？

jackzhang

latency timer 是由系统软件根据min_gnt的值来分配的，我们在设计时为了提高自己的pci板卡的传输效率，在驱动里会自己修改该值，应为我们的板卡不允许数据断链，而其他pci设备最多影响他们的传输速率，不会有其他方面的影响的。
其实既是你设定成最大255，实际中也不会到达255个clk（通常20~40个，这是几年前的测试结果，不知现在的pci桥的信能是否有了改进），其原因真如你所说，是由桥芯片发出stopn信号停止了。
我用的fifo为512x32的，一般在一半满时就可以申请了，当然不同设计应该有不同的考虑。
清除中断的方法是由你自己来定的，常设计为向中断清除寄存器写1来清除