DC的analyze指令吐出来的a.syn和a.pvl文件具体是什么那?

Kiss_Rose · 发表于 2018-3-8 11:03:24

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本帖最后由 Kiss_Rose 于 2018-3-8 11:09 编辑

用analyze吃verilog源文件之后，
可以看到当前目录下面会自动建一个WORK目录，
WORK中存放的是*.mr, *.syn, *.pvl文件（当然*肯定是你指定的module name）。
为了更好的理解analyze指令，所以想要知道*.syn, *.pvl具体是什么？有没有办法打开看？或者有文档介绍吗？
目前查到的文档都只是说他们是intermediate files/designs（来自DC user guide和Presto verilog user guide）。
看上去DC不想让我们知道是什么。

Kiss_Rose · 发表于 2018-3-8 15:43:07

有相关经验和同学知道一下吗？？
自顶，莫怪

jenniferzhao · 发表于 2020-10-29 14:25:34

同问

dqwuf2008 · 发表于 2021-5-30 09:23:45

能用其他的方式读入.v文件，比如read_verilog，而不生成.mr、.pvl、.syn文件吗？

[求助] DC的analyze指令吐出来的a.syn和a.pvl文件具体是什么那?

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