DC时钟约束问题

sdlyyuxi · 发表于 2018-3-1 13:56:00

回复 3# dly541

那就不能多加一个clk port吗？一个clk_27,一个clk_100;这样多省事；反正也是各用各的，而且不会同时工作

rvisk · 发表于 2018-3-1 14:17:59

回复 10# dly541

那就没问题了，直接按你的想法做

拉普达 · 发表于 2018-3-1 16:25:38

好奇是怎么用组合逻辑实现分频的

sdlyyuxi · 发表于 2018-3-1 16:34:31

回复 13# 拉普达

你看之前的描述，时钟都是外面灌进来的。组合逻辑当然没法分频

dly541 · 发表于 2018-3-2 11:17:51

回复 13# 拉普达

是的，从外边灌进来的时钟，但是模块A跑的慢，模块B跑的快，不一定同时工作

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