VCS和vlogan的区别

xurunze

如题，那位前辈可以帮助回答一下，最好能给出详细一点的介绍和例子。

yuanpin318

一般vcs simulation 有几种。
第一种是RTL全部是verilog，可以用"vcs" compile, "simv" run simulation.

第二种是RTL是VHDL和Verilog. 好像需要3 step process.
    1. vhdlan compile VHDL, 2. vlogan compile verilog. 3. vcs elaboration.
    如果是UVM testbench, uvm 和 RTL 需要分别compile, 否则会有问题。

xurunze

回复 2# yuanpin318


   多谢回复！我看懂您的回复了！
   我想再请教您一下，如果是验证环境，有system verilog和verilog。那么编译和仿真需要3 step process吗？需要用vlogan进行编译吗？   再次感谢！

yuanpin318

一般3 step都是mix language, 指的是VHDL+Verilog.
Systemverilog 算是verilog的最新发展。好像vcs compile时加+sv就可以一同编译了。没必要分开compile和elaboration。你一定要分开也是可以的。user guide有讲这方面的东西。要熟练使用，user guide是逃不过的。我遇到问题一般先找user guide，再去solvnet, 最后问support.

xurunze

回复 4# yuanpin318


    多谢！
我看了user guide，应该是不用vlogan。只是看到有人使用vlogan做compile，觉得有些奇怪。所以来请教一下！

chb734812620

学习了

Rohau

多谢分享！

andywang3791

二楼正解

Hyan-1021

学习了

xiangeryong333

yuanpin318 发表于 2018-1-28 18:30
一般vcs simulation 有几种。
第一种是RTL全部是verilog，可以用"vcs" compile, "simv" run simulation.

你好，请教一下：

     我正在编译一个文件，用vlogan编译没问题，但是用vcs编译就有问题，可能是啥原因？

    命令如下：
    vlogan -debug -q -work WORK +v2k +vcs+lic+wait -timescale=1ns/1ps pciebfm3_lib.vp
    vcs-debug -q -work WORK +v2k +vcs+lic+wait -timescale=1ns/1ps pciebfm3_lib.vp