DC综合完发现有一个模块里的reg ck pin tie 0了

武也锋 · 发表于 2018-1-16 09:31:24

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1. 综合完后，有一个module里的所有reg的CK pin都tie 0了，但是top level clk 送到这个了module。有哪位大神遇到过或者知道咋弄么？
另外再问个问题，formal的时候发现有很多reg不见了，发现是综合的时候优化掉了，这个正常吗？因为有很多，所以不放心

kuangjianghua · 发表于 2018-3-12 17:07:14

代码有问题吧，虽然clk送到了这个模块，可能内中有个什么逻辑将clk归0了。
formal的时候发现reg不见了，很正常。如果代码写的时候将reg的值赋成了一个定值，即复位的时候与赋值的时候都是同一个值，那么这个reg就会在综合的时候优化掉。不影响功能就不需要管。

maoqiu · 发表于 2018-3-13 19:51:13

读gtech网表，检查下时钟端逻辑连接
优化掉的寄存器每个都要检查确认
常数优化可以设变量关闭
但会有功耗代价

zsftm · 发表于 2018-3-14 08:57:13

原因1：时钟始终被关断
原因2：这个寄存器后面用不到，是冗余的

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