求助，数字IC设计后端的验证问题

月月鸟 · 发表于 2017-12-29 10:12:14

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

目前绘制出了版图完成了LVS，使用calibre提取了寄生参数
那么要怎么证明我的电路在有寄生参数的情况下依然可以正常工作？
是对版图和DC综合出的网标进行形式化验证吗？
形式化验证可以输入两个版图进行比较吗？（我在gui界面没有看到可以输入ICC输出的GDSII文件的格式）如下图：

还是说，本身在对版图的LVS验证中已经完成对于带有寄生参数的电路的逻辑一致验证？

月月鸟 · 发表于 2017-12-29 10:12:57

没有发出来的图

sinbad · 发表于 2017-12-29 10:32:38

回复 1# 月月鸟

形式验证需要用formal，比较的是优化前和优化后netlist功能是不是一致。 LVS只是对比同一个database的layout和schematic(netlist)是不是一直而已。

月月鸟 · 发表于 2017-12-29 10:40:42

回复 3# sinbad
我有点明白了
也就是说我现在只是验证了综合出来版图在逻辑方面与原本的设计是一致的
那么我应该怎么验证在考虑寄生参数的情况下，电路是可以正常工作的？

刺客无痕 · 发表于 2017-12-29 10:53:25

回复 4# 月月鸟

将你做好pr的设计抽取rc参数给其他做验证的人员做后仿，去验证带寄生参数电路功能正不正常

月月鸟 · 发表于 2017-12-29 11:01:31

回复 5# 刺客无痕
我也想啊= =
只是在片内集成的一小块spi
也没有别人做了只好自己来了

月月鸟 · 发表于 2017-12-29 15:58:21

查了一天资料有一点想法写在这里，算是抛砖引玉吧
一个最终提交制造的版图应该满足：
功能和RTL一致
性能满足预定目标
物理规则正确
功耗&面积满足要求

那么,在signoff阶段
形式化验证是确定功能的
STA则是验证性能的
LVS，DRC验证的是物理规则
面积和功耗的报告是对于电路测试结果的一个验证

不知道这么理解有没有问题

第三朵浮云 · 发表于 2018-1-2 09:06:16

你只是需要做个后仿 signoff一下吧

月月鸟 · 发表于 2018-1-2 10:51:45

回复 8# 第三朵浮云
帮着一个师兄做项目，要在芯片内集成一个spi，我只做了前端，后端综合版图是请的工程师来做的，现在师兄问我怎么样能确定电路在综合版图并且有寄生参数的情况下还能正常工作？有点被问住了。。
DRC和LVS都没什么问题。
signoff阶段实际就是检查1.时序违例；2.静态&动态功耗；3.物理验证;
我这么理解是正确的吗？

ncx0169 · 发表于 2018-1-2 11:25:21

你做前端写verilog应该做过仿真吧？现在有了后端网表和寄生参数，反标延时，做后仿。

[讨论] 求助，数字IC设计后端的验证问题

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。