在用signaltap调试的时候没有问题，但是下载进去就逻辑不对了

冲出藩篱

Signal TAP调试是在线下载程序，单板已经启动一段时间了，电源时钟已经稳定了。
把程序烧写进去 ，重新启动的话，要考虑几个问题：
1.FPGA先启动的话，输出的什么信号影响了外围电路（关注一下顶层的输出和输入是否有哪些异常的信号输入和输出）。
2.FPGA启动后，需要的时钟和复位电路还没有ready，导致代码中某些状态机跑飞了（状态机是都是完备的吗？）。

两个建议：
1.复位电路加一个延时展宽，这样可以避免上电的时候外围输入输出的不稳定对系统的影响。
2.用signal source and probe 添加一个手动复位，看手动复位是否能够解决问题。

谁枫而飘

回复 11# 冲出藩篱

情况是这样的现在烧写进去了，但是启动FPGA的时候会有两种情况发生。1：启动FPGA一切正常2：启动FPGA部分逻辑正常，部分逻辑不正常。这什么情况？会是时序问题吗？但是时序问题现象不该是这样的啊

冲出藩篱

回复 12# 谁枫而飘
刚上电板子凉一些，保持时间不好满足。你有检查时序报告吗？

几个方面供参考：
1.时序问题：
     a.跨时钟域的处理.
     b.约束的完备性，及时序报告是否满足。
     c.重新编译了几次版本，发现问题彻底不出现了，可以重点考虑是时序的问题。
2.设计中是否包含状态机，要使用安全状态机。
3.复位工作要做好，有的逻辑有的对初值很敏感，这部分逻辑要重视。
   出现问题后，可以尝试先复位问题模块，不起作用再软复位整片FPGA，看复位是否能够恢复。
   如果恢复后，再反复复位看是否能变坏？

仅供参考，多谢。

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13楼讲得专业。

谁枫而飘

回复 13# 冲出藩篱


   在写状态机的时候，我发现如果采用了if-else if结构，假如省略点最后一个else的话，综合出来会有问题。而且default后省略的话，也会有问题。在这个项目中跨时钟域全部用异步FIFO处理了的，而且时钟才50m，应该不会出现时序不满足的情况