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[原创] APR中的顶层design planning基本概念

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发表于 2017-10-30 22:20:55 | 显示全部楼层 |阅读模式

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什么是design planning?

用芯片顶层的网表和约束文件进行floorplan,产生各个模块block的大小和形状以及约束文件等。设计规划能够评估绕线,时序以及功耗,有时还可以发现前端RTL结构上的问题。

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芯片的层次化设计包括从上到小和从下到上两种流程。接下来主要是讲下从上到下的设计。

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层次化设计种的顶层需要把模块block拼凑起来。拼凑有三种方式。

1)有通道:这是常用的一种方式,顶层是含有一些逻辑

2)无通道,模块紧挨在一起,顶层没有逻辑,七显著的好处就是面积可以做得比较小,但是实现起来复杂,需要特别注意模块与模块之间的关系

3)接近紧挨,顶层没有逻辑,通道要比(1)小,小通道中可以放些bufferclock cell,这样模块与模块之间容易处理一些

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那顶层如何进行模块划分呢?在拿到顶层的网表后可以做一个快速的扁平摆放(flat placement),然后对模块进行些调整,从而实现模块的划分。但需要注意的是现在顶层的标准单元越来越多,进行flat placement的运行时间也会越来越长。

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随着顶层网标中标准单元的增多以及顶层面积的增大,进行flat placement的运行时间也会越来越长。因此需要对有些模块进行黑盒子(black box)处理。

【随便看看,随便写写】附上资料 Design Planning and Challenges.pdf (1.54 MB, 下载次数: 218 )

发表于 2017-10-31 00:38:27 | 显示全部楼层
下載看看
发表于 2017-10-31 09:46:21 | 显示全部楼层
回复 1# 真我个性


    请问,在top down和bottom up二者中,应该如何选择用哪个?刚接触top  level,不是很懂
发表于 2017-10-31 11:34:26 | 显示全部楼层
Thanks
发表于 2017-10-31 20:19:23 | 显示全部楼层
thanks!!
发表于 2017-12-13 13:36:00 | 显示全部楼层
多谢分享
发表于 2018-1-21 21:22:11 | 显示全部楼层
回复 1# 真我个性


谢谢楼主
发表于 2018-1-30 09:20:35 | 显示全部楼层
谢谢楼主
发表于 2018-2-28 15:07:52 | 显示全部楼层
回复 1# 真我个性


    thanks for sharing
发表于 2018-3-4 23:27:43 | 显示全部楼层
谢谢您的分享
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