写DUT寄存器的时候，如何让UVM中ral不更期望值？

xhly2013 · 发表于 2017-7-12 15:14:54

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本帖最后由 xhly2013 于 2017-7-12 20:49 编辑

DUT中的寄存器中，当某个寄存器A的值被写“1”之后，所有寄存器后面都不能再写入任何值了。在case中我用write指令对寄存器进行操作的时候，当A被写入“1”之后，再对其它寄存器进行写操作(写8'haa,原值为8’h55)，发现确实是不能写入(保持原值8’h55），但是ral中的期望值被更新了（更新为8'haa）。我不想让期望值更新，怎么办？

请问大神们，如何让ral中某个寄存器的值被写“1”之后，所有寄存器的期望值固定不变了？

[求助] 写DUT寄存器的时候，如何让UVM中ral不更期望值？

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