哪位大神指导下我 让我成功驱动这块芯片 在输出端打出时钟信号

pandapigwtj

回复 26# 冲出藩篱
今天又看了下datasheet，基于老铁今天提出的问题，做了如下的测试。其中GOE这个管脚我是接在了SPartan6的P4管脚上，然后LD也在ucf文件中将其接在了一个P5管脚，今天只有当我在程序中将二者连在一起的时候，并且在寄存器14中的PLL-MUX配置里面配置成1’d3，即数字检测所存常态为高的情况下，用万用表直接打LMK的管脚GOE与LD才均为3.3v的样子，如若不连在一起，平时的情况就算设置管脚p4为2.5v或者3.3v其值依旧为0v，相应的改变程序之后，ld管脚上的电平会做一些变化，但不大。之前在网上找到一个截图里面对这款时钟管理芯片有个说明，就是如何判断是否成功的配置了寄存器的值了呢，就是通过改变pll-mux将其配置为推挽的逻辑高和逻辑低，用万用表打LD的相应的电平，看是否改变，如果随着程序有相应的改变，即成功配置了寄存器。所以现在又很迷茫，今天也检查了datasheet推荐的比如一些管脚的外围电路的电容电阻，阻值容值大小均没有问题。唯独感觉100MHz的晶振输入的差分时钟，的峰值有点略微的不对称。供电那块应该是没有问题的。单独将晶振拆下来直接供电测试，晶振是没有问题的。 现在不知道该从哪个方向下手了。有没有什么新的思路呀。

大林

回复 31# pandapigwtj


    你把输出的10m时钟加一个相位偏移 ，试着改变这个偏移，看能不能成功

冲出藩篱

回复 31# pandapigwtj
            1）请参考手册的6.6节
                     默认情况下，所有的输出是disabled。要想enable需要配置 CLKoutX_EN 和GOE。
      2）请参考手册6.8节：
                     根据你观测的到输出是白噪声的情况看，貌似你成功配置了CLKoutX_EN 和 EN_CLKout_Global，只是GOE被设置为0了。
                     所以clkout 输出是低电平。

      我认为接下来要做两件事情：
              a.将CLKoutX_EN 或  
EN_CLKout_Global配置为0， 这样无论
GOE电平如何，你都会把clkout off掉，去测试输出是1.5V（LVDS）；1V（LVPECL）。
                如果你测试成功了，那证明你的对寄存器配置是成功的。如果没有得到对应的电平，证明你的寄存器配置有可能还有问题。
              b.在寄存器配置完成后，拉高GOE，这个信号拉高后，在加上你成功配置寄存器，才能正确使能clkout.
                如果你发现无法老高GOE，那么问题恰恰在这，集中力量在这找原因。


           希望能有帮助。

冲出藩篱

参考手册的6.8节，只将clkout设置为off,测试相应管脚是否为对应电平。

ＧＯＥ为什么不能 拉高？

pandapigwtj

回复 34# 冲出藩篱
ok 我明天再尝试下做下实验。

pandapigwtj

回复 34# 冲出藩篱
谢谢老铁，明天我再按照这种方式去试一下。

pandapigwtj

回复 32# 大林

OK,我去尝试一下。

pandapigwtj

回复 33# 冲出藩篱
首先很感谢你的建议，我今天对板子做了这样的测试。首先我将全局输出使能配置成0，即低电平状态，然后根据电路原理图，对相应的clkout端口关联的电阻进行测试，得出如下结果：    LVDS：包括了clkout0（R29，R30）；clkout1（R31，R32）；clkout2（R35，R36）；clkout3（R40，R41）
    LVPECL：包括了clkout4（R33，R34，R37，R38）
    a.在寄存器中将全局时钟输出使能信号拉低后，测试的以上这几个点的值如下所示：
LVDS：      
                 R29：0.537v ；R30：0.537v
                 R31：0.547v ；R32：0.547v
                 R35：0.551v ；R36：0.551v
                 R40：1.146v ；R41：1.146v
LVPECL：
                 R33=R34=R37=R38=1.942v
   b.在寄存器中将全局时钟输出使能信号拉高后，然后将clkout0到clkout4的输出使能配置为1，测试结果如下：
LVDS：
                 R29：1.5v ；    R30：1.0v
                 R31：1.532v ；R32：0.967v
                 R35: 1.6v ;      R36: 1.0v
                 R40: 2.345v ;  R41: 1.5v
LVPECL:
                 R33=R34=1.942v
                 R37=R38=2.347v
电阻对分别对应同一差分时钟的两个管脚，然后在第二种情况下，分别将clkout0到clkout4中任意通过寄存器配置为高或者低，即开或者关任意时钟输出通道，关了的通道所测的值就和a情况一样，开了的通道所测的值和b情况一样。这样看来是不是可以说我是成功配置了寄存器了呢，至少使能开关在输出端口打出的电平值有规律的受控。看关通道的电平值和datasheet中给的值并不相符。老铁，看了这个测试有什么指导楠？是芯片坏了？还是外围电路的相关电容电阻，还是配置的时序代码有问题呢？

pandapigwtj

回复 34# 冲出藩篱

而且做这个实验的同时，都是将goe链接在ld上，通过配置pll-mux为1’d3来选择到数字检测所存模式，用万用表打得ld与goe端口均为3.3v。这一点貌似在datasheet里面也有提到，不知道这种拉高方式是否正确，老铁可以看下。

pandapigwtj

回复 34# 冲出藩篱



   在这里附上LMK相关的电路原理图和刚才回复中提到的电阻