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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › PLL 环路收敛问题
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楼主: shuuu

[求助] PLL 环路收敛问题

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星际宝贝
发表于 2017-5-13 11:14:36 | 显示全部楼层
回复 19# shuuu


   你试试这个：把SSPD的gm增大200倍
LPF：200fF, 10pF+1kOhm
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shuuu
 楼主| 发表于 2017-5-13 13:27:29 | 显示全部楼层
回复 21# 星际宝贝
谢谢指导，看来自己理解的不对，回去重新仿一下。
请问有相关SSPLL环路和相位裕度怎么分析的资料吗？目前还是用ADS的pll design guide来仿的。看来不适用了，多谢了
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