时序约束设置中clock_uncertainty、clock_transition的值是如何确定的？

1027199631 · 发表于 2017-3-7 10:00:43

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在DC综合或STA时，时序约束设置中clock_uncertainty、clock_transition的值是如何确定的？其中clock_uncertainty为setup和hold留多少的余量，又该如何确定？

1027199631 · 发表于 2017-3-7 10:27:02

搜了一下论坛，这个问题很多人都遇到了，可是没有一个结论，坐等版主啊

richardguo · 发表于 2017-3-7 15:18:52

这个和工艺有关系，并且和clock source的jitter有关系，只要能保证设计安全，就是合理的。clock uncertainty是工艺越先进，要越小些。

1027199631 · 发表于 2017-3-7 18:52:31

回复 3# richardguo

感觉好模糊的定义，一般经验值是多少？有没有准确点的计算方法？

go2hell · 发表于 2017-3-8 16:40:11

signoff 时用的是foundry 给的，之前可以自行设的更严

1027199631 · 发表于 2017-3-9 10:19:13

回复 5# go2hell

有没有经验值呢？一般为频率的百分之几

xw25140 · 发表于 2017-3-9 11:21:23

回复 6# 1027199631

我们28nm, dc的时候clock_uncertainty一般setup 0.01 ,hold 0.005。clock_transition 0.20
都是个大概值。

1027199631 · 发表于 2017-3-9 11:26:31

回复 7# xw25140

这个大概值是怎么来的呢？有没有什么依据？

ljjbunny · 发表于 2017-3-9 11:32:04

回复 7# xw25140

你这也太小了把，dc一般设周期的30%，signoff由foundry给，有时候也会过约一点setup 0.1 hold 0.05

1027199631 · 发表于 2017-3-9 11:36:36

回复 9# ljjbunny

是工艺厂主动给还是自己要？可不可以从时序库里得到？我的主时钟是100ns，如果30%的话会不会太大了？工艺为CSMC 0.35um

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