完全异步复位电路设计危害

飘渺仙 · 发表于 2017-1-17 14:41:06

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在FPGA设计中，异步复位电路是时序逻辑中最常用、很重要、也非常容易被忽视的地方。异步复位没有设计好，就会为数字系统埋下隐患。小编儿通过查阅资料，以及自己的工作体会(

这里不敢用“工作经验”一词)对异步复位电路进行了一定的总结，并添加在附件中，希望能与各路大神进行探讨。

花涛 · 发表于 2017-1-17 16:30:41

谢谢楼主分享，下载看看！

frank_chen203 · 发表于 2017-1-17 16:44:52

异步复位，同步解复位即可。
FPGA/ASIC复位有很多种设计方法，但最优的设计是：不复位。

y23angchen · 发表于 2017-1-17 16:47:09

对学生很有用，一般芯片设计，在时钟和复位模块里面，已将输出到各个IP模块的复位与时钟是同步关系了。

tomalan · 发表于 2017-1-17 19:09:57

好文章，感谢分享

meng68324 · 发表于 2017-1-18 10:38:47

LOOK LOOK

rainwerstone · 发表于 2017-1-18 10:40:36

好文章，感谢分享

飘渺仙 · 发表于 2017-1-18 12:16:43

回复 4# y23angchen 确实如此，小编儿即是从事IC设计工作，在数字IC系统中，顶层设计人员会将各个子模块的复位信号在专门的复位模块中进行同步，然后再输出到各个子模块，而各个子模块中设计人员无需考虑复位是否为异步还是同步，直接拿来用即可。

飘渺仙 · 发表于 2017-1-18 12:18:05

回复 3# frank_chen203亲，开玩笑的吧。没有复位的时序电路系统你敢用吗？

sukong123 · 发表于 2017-1-19 16:43:28

回复 3# frank_chen203
你厉害，反正我是不敢！

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