控制讯号输出使用flipflop问题

a4g5i6 · 发表于 2016-11-16 23:24:52

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請問,

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Wǒ xiànzài yǒu yījí liúshuǐxiàn xūyào shǐyòng kòngzhì xùnhào ack hé req shūchū jí shūchū

您是不是要查： [url=]控制輸出訊號使用flip flop問題[/url]

我现在有一级流水线需要使用控制讯号ack和req输出及输出,
那需要怎么做才能控制ack输入到输出延迟 1个时钟周期问题?(输出需使用flipflop)
方便能否画图,
谢谢

a4g5i6 · 发表于 2016-11-17 19:06:02

补充上一级跟下一级时钟一致

[求助] 控制讯号输出使用flipflop问题