DFF漏电问题

zhangtaoqiqi · 发表于 2016-9-27 08:59:38

回复 22# peterlin2010

0.13um 这里都是IO MOS，，，gate oxide较厚

之前的wafer，在FT的leakage这个指标上，fail几率小于1%
但这一片突然几率增加值25%

我们拿了两片漏电较大的新片去照EMMI，发现都在同一个地方

照的时候故意加大了电压，，，所以漏电在50uA的量级
正常电压下漏电应该是20uA

zhangtaoqiqi · 发表于 2016-9-27 09:28:24

回复 23# 斩空无语

你好请帮忙看看

图中的有几个gate接在CLK和CLK_B之间，那是CMOS传输门

有一个圈圈代表PMOS的gate，没有圈圈的是NMOS的gate
谢谢

斩空无语 · 发表于 2016-9-27 19:20:59

回复 32# zhangtaoqiqi

应该不是电路的问题。

斩空无语 · 发表于 2016-9-28 20:32:19

有可能是MOS的漏极反偏pn结击穿了，造成latch-up

zhangtaoqiqi · 发表于 2016-9-29 00:04:58

回复 34# 斩空无语

谢谢，，，能稍详细的解释一下吗，，

liuqilong8819 · 发表于 2016-9-29 14:39:38

感觉跟传输管有关。
提供一个思路哈：可不可能是传输管开启关断的时序出现问题，造成竞争了呢？

zhangtaoqiqi · 发表于 2016-9-29 20:02:36

回复 36# liuqilong8819

不太可能哈两个原因：
1. 一直Reset的情况下仍然有leakage
2. 就算是竞争，只要clk稳定后，latch能保证一段时间后，输出稳定

peterlin2010 · 发表于 2016-9-29 23:37:35

回复 liuqilong8819

不太可能哈两个原因：
1. 一直Reset的情况下仍然有leakage
2. 就算是竞争，只要 ...
zhangtaoqiqi 发表于 2016-9-29 20:02

登录/注册后可看大图

有没可能 METAL LINE 累积电荷发生 OXIDE BREAKDOWN ?
天线效应不会发生吗?

google 天线效应

(a)对天线效应敏感的布线设计；. (b)金属1 层中的不连续以避免天线效应。在蚀刻金属时，金属面积如同一天线运作，聚集离子并. 提高电位。因此MOS 元件的闸极电压

天线效应

天线效应或等离子导致栅氧损伤是指：在MOS集成电路生产过程中，一种可潜在影响产品产量和可靠性的效应。

目前，平版印刷工艺采用「等离子刻蚀」法（或「干法刻蚀」）制造集成电路。等离子是一种用於刻蚀的离子化/活性气体。它可进行超级模式控制（更锋利边缘/更少咬边），并实现多种在传统刻蚀中无法实现的化学反应。但凡事都有两面性，它还带来一些副作用，其中之一就是充电损伤。

xiaowanzi88 · 发表于 2016-9-30 13:49:32

回复 1# zhangtaoqiqi

你遇到了CUP的大问题,一般CUP设计,在PAD下方可以放ESD器件,但是数字逻辑器件尺寸较小,极容易造成Bonding后的应力损伤,存在金半接触或者栅氧击穿漏电.

zhangtaoqiqi · 发表于 2016-9-30 21:25:19

回复 39# xiaowanzi88

请问金半接触是？谢谢
这种CUP问题 DRC会卡吗？
我们在PAD下放的都是IO device
T提供的标准库，GPIO都是做在PAD OPEN下的，，，那些device size也不大

[求助] DFF漏电问题

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