DFF漏电问题

银色子弹 · 发表于 2016-9-22 10:38:27

可否贴一下你这个DFF的Layout，还有亮点位置

zhangtaoqiqi · 发表于 2016-9-22 17:36:36

回复 10# math123

我们通过一些实验证明，在reset的情况下，仍然存在大小一摸一样的leakage

zhangtaoqiqi · 发表于 2016-9-22 18:01:03

回复 11# 银色子弹

谢谢附件有两张图

一张是整体的电路图，就是一个异步分频器，漏电大致发生在两级之间的区域（有点像是CLK_IN之后的那两个inv）

第二张是单个DFF的layout，上面是NMOS，下面是PMOS。绿色部分是亮点出现的地方

我们用实验证实过，当RB信号为0是，所有DFF处于reset状态，仍然有相同大小的leakage存在

请帮忙看看，谢谢~

math123 · 发表于 2016-9-22 19:08:53

本帖最后由 math123 于 2016-9-22 19:18 编辑

这种反相器锁存是用足够大的gain，产生了右平面极点，因此阶跃响应无限增大，最后锁定
在gain不够的情况下，实际会处在VDD和GND之间的某个电平，从而不能关断

你仿真下试试，将W/L比不断减少，这种锁存器最终是不能关断的

math123 · 发表于 2016-9-22 19:14:28

是fullmask吗，用的什么工艺啊？

你看下是否所有的源漏都打了两个contact，我有点怀疑由于工艺不稳定，这个电阻变得很大

zhangtaoqiqi · 发表于 2016-9-22 19:27:20

回复 15# math123

T的工艺，都不止两个contact
另外，，，我们通过实验看，这些dff被reset了，仍然有leakage
reset的情况下，latch一定稳定

math123 · 发表于 2016-9-23 09:20:34

本帖最后由 math123 于 2016-9-23 09:30 编辑

这只是一种可能性，有想过整个芯片那么多数字门但只dff漏电吗

如果是我说的这种情况，reset是没效果的，因为reset后latch电压又跑到中间去了，

这才是电路的真正平衡点，无论在仿真还是原理上，当然这是工艺的问题

zhangtaoqiqi · 发表于 2016-9-23 21:13:18

回复 17# math123

谢谢您的耐心解释。这里我们的dff reset，一定会破坏原有的latch,使得他输出稳定。

另一个我没有提的可疑之处是，这些dff在一个gnd pad下方或者旁边。为了省点成本，我们在上面放了一个stack pad...
不知有无影响

斩空无语 · 发表于 2016-9-24 08:43:48

gnd的电位是多少呢

math123 · 发表于 2016-9-24 09:24:23

回复 18# zhangtaoqiqi

，测试结果是那种情况啊？

1. RESET信号持续，还是漏电
2. RESET信号持续，不漏电；接着取消RESET信号，又漏电了

[求助] DFF漏电问题

站长推荐 /2