模拟电路后仿怎么检查问题出在哪？

YZX408 · 发表于 2016-9-1 19:31:13

回复 YZX408

我分别抽取了R和C，发现是R的问题，我看了抽取寄生参数的网表，并没有很大的电阻，怎 ...
cherishzxg 发表于 2016-9-1 15:42

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抽取的计生网表看不到大电阻，一个原因是抽取的时候是将长走线分段的，会将一个长走线分成几百个或者几千个小电阻。你看的时候，是不是只看单个电阻比较小？如果有怀疑的话，应该在layout上去量取长度，乘以方块电阻估算下寄生R。
另外，不能笼统的说寄生电阻大就不行，小就可以，小是指小到多少？这需要去电路中分析哪些地方对电阻敏感，或者对电阻不匹配敏感。
举个例子，偏置电流10uA输入经过比较长的metal走线到达接受端的MOS漏端，即使走线电阻已经10Kohm了，它导致的压降为100mV。在电压裕度足够时，完全不影响电流的传输；但是若果是一个差分负载R由于寄生电阻导致不匹配（比如一个为1K+10ohm，另一个为1K），则会带来明显的非线性。

Analog_2020 · 发表于 2021-5-12 15:59:13

JoyShockley 发表于 2016-8-26 19:10
回复 1# cherishzxg

大佬，请问config能单独进行模拟后仿吗？
我这边用的spectre去进行的后仿，前后仿出来结果差距很大，甚至不提取R和C进行后仿都偏差很大，怀疑CDF端口顺序不一致，但我再三检查CDF端口顺序与网表顺序是相同的，觉得结果还是错的，，求解~~~

Halsone · 发表于 2024-8-4 18:21:47

看看

qq1667500670 · 发表于 2024-9-25 14:53:36

我目前在进行LDO后仿，PSR在中频（1k-100khz）的时候PSR恶化了20dB，只提R没问题，提R+C就差很多，通过屏蔽线发现与偏置电路几根线有关，但是多对这些线做了很多次优化，都没有效果。另外只有BIAS1模块加后仿真的网表，其他模块是前仿网表进行ac仿真看LDO的VOUT就已经差很多了，但是BIAS1模块就是deltaVGS/R的自偏置电路，有没有佬解释一下

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