FPGA多（5个）个不同相位的时钟选择问题

maocion

回复 3# zhaojingzb


    是同一个频率！

maocion

回复 6# atomdust


    谢谢

maocion

回复 4# 杰克淡定


    有毛刺，而且选择出来的时钟根本没法用，采样出来的数据偶尔对偶尔错，我的目的是要不失去实时性的切换，假设我输入数据相位变了，那采样时钟也随之改变，保证每次时钟都采到数据的中间位置，这样来实现最优采样，降低数据传输的误码率！

杰克淡定

回复 13# maocion

   想要时钟根据数据相位进行实时性切换，这种做法不行的，因为直接切换毛刺无法避免，去毛刺切换又损失了实时性。有人说用PLL也是不可取的，因为PLL稳定是需要时间的，PLL没有稳定之前不能用作时钟，无法实现你的实时性要求。
   你可以把问题说详细些，比如输入数据的相位为什么会实时变化呢？相位变化范围和规律如何？输入数据归根到底也是由某个时钟拍出来的，这个时钟相位也在实时变化？

cqugjw

你这设计太草率了，时钟切换是不能用？：简单切换的，要用专门的时钟切换mux。
或者PLL单路输出，需要切换时钟的时候，调整PLL的输入参数。

zhangbinsniper

自己控制PLL的反馈时钟输入，将BUFG的延迟考虑进去进行相位补偿。

junxliu

有纯数字的时钟切换电路，你可以从网上搜一下。

loecd4346

露珠是否可以考虑用比数据采样率高5倍的时钟去做采样，然后1~5轮询保存数据，再做后面的优化选择。如果是5个相位的时钟，不停做使能选择想象应该确实比较难在FPGA实现。