FPGA多（5个）个不同相位的时钟选择问题

maocion · 发表于 2016-6-20 10:19:21

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现在用时钟管理模块生成了五个相位的时钟，用这五个驱动同一个模块，在不同时刻，通过时钟选择使每次只输出一个时钟并作为驱动时钟，不同时刻采用的是开关选择，用了很多方式来选择，都不能完全正常工作。
用过的方法：使用assign ckl＿out=(flag1)?clk0:（(flag2)?clk1

(flag3)?clk2.......）;
另外还使用过BUFGMUX,这种方法将使用多个BUFGMUX,而且将导致时钟延迟，相位改变了！
大神们有什么好的方法，请多给小弟指点指点，非常感谢！

菜鸟要飞 · 发表于 2016-6-20 10:50:19

把要驱动的模块复制成5分，一个时钟驱动一个，最后再在输出结果中选择输出，行不？

奋斗的小熊 · 发表于 2016-6-20 11:21:10

时钟频率是同一个吗？建议直接使用PLL吧
如需FPGA设计，请联系qq827492034

杰克淡定 · 发表于 2016-6-20 13:37:09

不同相位的时钟选择，也属于时钟切换问题。你怎么保证选择信号和5个时钟信号的相位关系，切换出来没有毛刺？这个设计肯定是有问题的，换个实现方式吧

atomdust · 发表于 2016-6-20 13:44:12

建议尝试2#兄弟的做法，另外推荐你看篇文章：http://wenku.baidu.com/link?url= ... qq-pf-to=pcqq.group

atomdust · 发表于 2016-6-20 13:44:38

建议尝试2#兄弟的做法，另外推荐你看篇文章："http://wenku.baidu.com/link?url=_8s_JNfNjroHG3joBrmRPWh_hz7VJ47zlpdZU0qikRkcAHm-3MY8ee-fHw7MstOGH4-JQ5x4NEm0aPS_Sl5WJvww8_5clmz37eufNItxmLy&qq-pf-to=pcqq.group"

yaya126 · 发表于 2016-6-20 17:55:33

好多年没做FPGA了，下面的理解仅供参考:
DCM出来的5个时钟，最后通过一个BUFG上全局时钟网络，你可以试试手动调节delay line，把5条路到同一个点的delay均衡好。FPGA 好像有ECO模式，还是在PR阶段？这个我不确定了。
至于切换的时钟毛刺，你完全关掉该路clk再切。

fei_yang · 发表于 2016-6-21 09:23:40

个人建议：做个nco，每次切换通过改变频率控制字和相位控制字

maocion · 发表于 2016-6-21 11:29:55

回复 1# maocion

谢谢，试过了，我是想用这五个相位的时钟去采样同一个数据，选出最优采样时钟！

maocion · 发表于 2016-6-21 11:31:27

回复 7# yaya126

谢谢

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