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[原创] 请问顶层输出时钟如何约束？

发表于 2016-6-2 14:45:04 | 显示全部楼层 |阅读模式

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请问大家一个问题：模块顶层的输出时钟是由内部分频产生的，然后直接作为输出port，没有连接其他DFF。请问DC 和 ICC的时候如何约束这个输出port ，需要定义成时钟吗？

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