verilog复位信号问题

无所谓

回复 10# HOM破晓
module gen_rst(clk,rst_n);
input clk;
output rst_n;
reg [5:0]rst_count;

assign rst_n = ~(rst_count>5'd50 && rst_count<5'd56);

always @(posedge clk)
begin
  if(rst_count > 5'd60)
        rst_count <= 5'd62;
  else
        rst_count <= rst_count + 1;
end
endmodule

HOM破晓

回复 11# 无所谓
计数写错了，亲

无所谓

回复 12# HOM破晓
哪里错了

YYFFLLMMNN

复位用DCM或者PLL的LOCK信号比较好。这样就不用纠结上电寄存器的值是多少了，而且有的公司的寄存器，比如Actel上电的后的值不一定是0.

zombes

仿真时的结果是不是不确定值x？

zhuhua

回复 11# 无所谓


    5'd60=>6'd60

lcxi2727

回复 14# YYFFLLMMNN

正解

legenlay

1、FPGA上电之后初始值不一定都是0；
2、计数器写的有问题