Verilog语言问题

ltshan · 发表于 2016-6-2 13:31:24

回复 9# 黎释注册

顶层模块下面调用这三个并列子模块。
接下来的事情就是分别定义它们，依靠接口参数的输出输入来trigger它们。

框图画的这么清楚，应该很好写。

黎释注册 · 发表于 2016-6-2 14:26:45

回复 11# ltshan

这个RAM模块只是整个工程里面的一个模块，不是顶层模块，你的意思是顶层模块下还可以再定义顶层模块？

ltshan · 发表于 2016-6-3 08:57:31

回复 12# 黎释注册

我的意思这三个模块相对独立的，没必要共用状态机。

你可以参考下面链接中我写的代码。
http://bbs.eetop.cn/viewthread.p ... p;extra=&page=5

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