FPGA ModelSim loading design时错误

jemmyplus · 发表于 2016-5-8 17:39:13

但是看你的附圖,我猜你是有用到Altera megacore中的ROM跟PLL.
所以你可以把altera_mf.v這個檔拿出來compile.應該就可以了.

vegh · 发表于 2016-5-8 18:43:51

回复 10# jemmyplus

恩，我试下，没有用到ip，用了PLL和m4k—rom内部的模块。之前空间有点，压缩的时候并未将modelsim的prj（work_T是我用modelsim重新建的工程，rtl_work是在quartus11.0中调用modelsim的工程）里的东西放全，现在传上来，你看下。同时，在之前的一些仿真都是可以的，而且.do也是一样能行的。

vegh · 发表于 2016-5-8 18:46:18

本帖最后由 vegh 于 2016-5-8 18:51 编辑

回复 10# jemmyplus

恩，我试下，没有用到ip，用了PLL和m4k—rom内部的模块。之前空间有点，压缩的时候并未将modelsim的prj（work_T是我用modelsim重新建的工程，rtl_work是在quartus11.0中调用modelsim的工程）里的东西放全，现在传上来，你看下。同时，在之前的一些仿真都是可以的，而且.do也是一样能行的。 PLL.ctr 是之前一个小实验

vegh · 发表于 2016-5-8 19:05:35

本帖最后由 vegh 于 2016-5-8 19:15 编辑

回复 11# jemmyplus

起先实在在quartus11.0上调用上modelsim出现了这个问题；而后又试了重新打开modelsim，建工程(工程名为work_T)编译的,然后start simulation，加载tb和.sdo后出现了这个问题。下面那张是新建的工程中的文件

jemmyplus · 发表于 2016-5-8 19:12:11

# Loading work.VGA_LOGIC_tb
# ** Error: (vsim-3033) F:/Code/FPGA/my/VGA_logic_5.7/simulation/modelsim/VGA_LOGIC.vt(47): Instantiation of 'print_task' failed. The design unit was not found.
# Region: /VGA_LOGIC_tb

你可能有code沒有放進來喔.
你再check一下.
其實你可以check一下你的msim_transcript.裏面會跟你說你compile裏有些error,且發生在那裏.

vegh · 发表于 2016-5-8 19:21:28

本帖最后由 vegh 于 2016-5-8 19:33 编辑

回复 15# jemmyplus

这个，我在查下，谢谢提醒你看下work_T文件夹，是在modelsim中新建工程的transcript，里面的内容是# Reading D:/Software_install/Altera/11.0/modelsim_ase/tcl/vsim/pref.tcl
# OpenFile F:/Code/FPGA/my/VGA_logic_5.7/simulation/modelsim/work_T/work_T.mpf
# Loading project work_T
外面的那个是用quartus11.0调用modelsim（即rtl_work文件夹的这个工程）时出现的错误，应该是积累的吧？（这个不是很确定）。到最后，两种方式出现的问题就一样了，就是提出的问题

jemmyplus · 发表于 2016-5-8 19:38:41

這個檔案下面就沒有了嗎?
根據你tt.PNG上看,應該會有更多的訊息.
起碼會出現"Error loading designs"

vegh · 发表于 2016-5-8 19:40:27

回复 15# jemmyplus

谢谢了， msim_transcript这个文件没看，只看了transcript，和modelsim上的提示，谢谢你，现在可以了看到wave图了，modelsim应用还有有点生疏,看这种log文件才是比较重要的，初学，希望你们多多指导，再次谢谢你的帮助。

vegh · 发表于 2016-5-8 19:42:38

本帖最后由 vegh 于 2016-5-8 19:45 编辑

回复 17# jemmyplus
这是所有的文件，是刚编译不就的文件

# Reading D:/Software_install/Altera/11.0/modelsim_ase/tcl/vsim/pref.tcl # Loading project work_T
vsim -sdftyp /=F:/Code/FPGA/my/VGA_logic_5.7/simulation/modelsim/VGA_LOGIC_v.sdo -sdfnoerror -sdfnowarn work.VGA_LOGIC_tb
# vsim -sdftyp /=F:/Code/FPGA/my/VGA_logic_5.7/simulation/modelsim/VGA_LOGIC_v.sdo -sdfnoerror -sdfnowarn work.VGA_LOGIC_tb
# Loading work.VGA_LOGIC_tb
# ** Error: (vsim-3033) F:/Code/FPGA/my/VGA_logic_5.7/simulation/modelsim/work_T/VGA_LOGIC.vt(47): Instantiation of 'print_task' failed. The design unit was not found.
#       Region: /VGA_LOGIC_tb
#       Searched libraries:
#          F:\Code\FPGA\my\VGA_logic_5.7\simulation\modelsim\work_T\work
# Loading work.VGA_LOGIC
# Loading work.cycloneii_pll
# Loading work.cycloneii_pll_reg
# Loading work.cycloneii_m_cntr
# Loading work.cycloneii_n_cntr
# Loading work.cycloneii_scale_cntr
# Loading work.cycloneii_ram_block
# Loading work.cycloneii_ram_register
# Loading work.cycloneii_ram_pulse_generator
# Loading work.cycloneii_lcell_ff
# Loading work.cycloneii_lcell_comb
# Loading work.cycloneii_clkctrl
# Loading work.cycloneii_mux41
# Loading work.cycloneii_ena_reg
# Loading work.cycloneii_io
# Loading work.cycloneii_mux21
# Loading work.cycloneii_dffe
# Loading work.cycloneii_asynch_io
# Error loading design

jemmyplus · 发表于 2016-5-8 19:44:14

不客氣.你又學會一招了.想必未來你會更厲害的.

[求助] FPGA ModelSim loading design时错误

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