PLL相位噪声测试问题

Chang_Clock · 发表于 2016-4-27 18:02:17

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请教下，看一般的文献，载波功率都是负值的，我这个测试过程载波功率达到10.1dbm，可能存在的问题在哪里？
求助求助？

hughhuang · 发表于 2016-4-27 20:22:31

10.1dbm，好大啊，怎么做的？我们做的PLL（做的很渣）也就负的十几dbm。是不是你们输出摆幅就是很大啊？你用示波器看看

远上寒杉 · 发表于 2016-4-27 21:39:48

猜测一下原因：
1. 频率低，容易推出大功率；
2. 驱动放大器电压高（现在发paper的都是一些先进工艺，电压本来就低，驱动能力除非专门做是不会很高的）；
3. paper上不太关心底噪（测试时的高功率有助于测量底噪，但是现在大都是宽带调制，对底噪要求没那么高，也就不推很高的功率来测试了）；

mywayscorpio · 发表于 2016-4-27 22:58:21

效习效习

yy871130yy · 发表于 2016-4-28 08:17:28

用的哪种VCO呀，这个VCO的phase noise drop很快呀，带外40dbc/10倍频？表示很疑问呀....环路滤波器带宽多少？

Chang_Clock · 发表于 2016-5-5 09:40:23

回复 2# hughhuang

是的，我在信号的输出添加了好些反相器级联构成的BUFFER，输出信号幅度很大。

Chang_Clock · 发表于 2016-5-5 09:41:40

回复 3# 远上寒杉

就是我在信号的输出添加了好些反相器级联构成的BUFFER，会不会因为这个原因？请教下？

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