cadence仿真时想在电源电压上加一个噪声，看这个噪声最PLL输出相位的影响

风中漫步 · 发表于 2016-4-6 22:12:47

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最近做一个项目，电源噪声对PLL输出相位的影响。搭建了一个PLL也锁定了，现在需要在电源加一个噪声，看输出的相位噪声。现在想知道如何加这个噪声才能得到这个最终的相位噪声的曲线？

bomb40 · 发表于 2016-4-12 19:19:52

顶一下楼主

wandola · 发表于 2016-4-12 20:02:05

就是个白噪声啊，可以用veriloga写个噪声源。

建议参考清华去年发表的一篇论文，好像是数字PLL，电源噪声什么的。

风中漫步 · 发表于 2016-4-14 12:38:02

回复 3# wandola

我用verilogA写了一个白噪声，可以PSS+Pnoise分析，现在我想看瞬态Tran仿真下，噪声对内部电流的影响。还有就是不知道你说的那篇清华论文具体题目是什么，还能说的稍微具体一点？谢谢！

shykongxin · 发表于 2016-4-14 15:20:57

如果你只是想粗略的看一下电源一个小扰动对电路的影响，可以用一个脉冲源耦合一个电容，接到电源上

Chris_foo · 发表于 2019-11-1 10:11:14

请问楼主现在有电源噪声加载的方式可以分享吗

aktwhh · 发表于 2019-12-26 13:34:53

vdc中的CDF parameter里的第一项和第二项都是关于在电源上加noise的，
其中第二项你可以将拟和的noise信息填入即可。

victor0o0 · 发表于 2019-12-26 15:29:29

Chris_foo 发表于 2019-11-1 10:11
请问楼主现在有电源噪声加载的方式可以分享吗

我的做法是用VDC串一个大电阻（模拟噪声，阻值越高，噪声越大），后面接VCVS，输出电压用作电源。

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