关于怎样做power plan，保证芯片的std cell 和SRAM可以吃到电

xingyun666666 · 发表于 2016-4-18 09:05:30

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我们都知道，电源规划是一个不断调整的过程，并不是一次就能搞定的，在真正工程中，大多根据经验值来定ring的 width和ring之间的spacing.还有stripe的width和spacing，这些通过什么来确定的？
芯片的面积？SRAM的个数和摆放位置？std cell的规模？还是芯片的功耗？IO power的位置和个数？大家在这是怎么做power plan的？

xingyun666666 · 发表于 2016-4-19 15:09:47

自己顶

damonzhao · 发表于 2016-4-19 16:42:44

芯片的面积？SRAM的个数和摆放位置？std cell的规模？还是芯片的功耗？IO power的位置和个数？
问的很好！还要问metal/via的过电流能力

xingyun666666 · 发表于 2016-4-19 16:47:26

回复 3# damonzhao

你们在做项目的时候一般怎么做？怎么做power plan的？书本上写的根本不适用于实际工程中，求教

Power ring的宽度和间隔计算方法：
一．宽度
1.计算出功耗P（各种工具）；
2.设宽度为W，高为H，功耗为P，则
Ptop = Pbottom = P * W / (W+H) * 0.5;
Pleft = Pright = P * H / (W+H) * 0.5;
3.每边宽度可以计算为：
W(um) = I / J;
J为电流密度，I(mA)=Pside/V，电流密度可以从厂商提供的工艺库中查到。
4.金属宽度应该有50%的裕度。

二．间隔
间隔根据厂家提供的设计规则中的最小间距决定，一般情况下为最小间距的2倍左右。

Power stripes的宽度和间隔计算方法：
一．宽度
纵向stripe的宽度的最大值取标准单元库中的最小与非门宽度的4倍；
纵向stripe的宽度取值一般为垂直布线间距(pitch)的整数倍，其目的是为了充分利用布线通道。垂直布线间距的值可以从对应工艺的LEF库中查找到；
横向stripe的取值一般是标准单元高度的整数倍，通常选择1倍或者2倍。

damonzhao · 发表于 2016-4-20 10:07:52

回复 4# xingyun666666

我对Power ring的看法不那么绝对，因为有点项目可以不要ring只要stripes，这跟你前面提到的几个因素都有关系，还有vss/vdd的bounding情况有直接关系，具体项目来具体分析

xingyun666666 · 发表于 2016-4-20 11:00:20

回复 5# damonzhao

你们在真正做项目的时候是怎么确定这个width spacing数值是多少的？ring的宽度和间距，经验值？你们应该不用公式计算吧。感觉摸不着头脑对于ring，当我做的block中，有很大的SRAM 时我就加两个ring？（VDD VSS）没搞懂何时应该加ring，何时直接打stripe就行了做block时

damonzhao · 发表于 2016-4-20 11:08:45

回复 6# xingyun666666

功耗来确定P/G的pad的个数。macro的摆放位置，macro的P/G情况以及macro的电流大小来确定如何连接macro更合理。
不管是否做ring，还是要判断其合理性，没有ring，但是很宽的stripes还是需要的，只是不是传统的绕一圈的样子，而是更贴近PAD的位置

感觉一言难尽，具体分析吧，总之，合理就好。感觉和没说一样

分特 · 发表于 2016-4-20 22:53:48

关于core ring，个人觉得ring还是要有，毕竟ring可以认为是pg pad跟内部strip或mesh的衔接。
当然ring也不一定非得是传统的绕着core外缘的样子。对于IP/memory等比较多的设计，ring可以做到core里面来，节省面积。

分特 · 发表于 2016-4-20 22:59:06

回复 4# xingyun666666

"横向stripe的取值一般是标准单元高度的整数倍，通常选择1倍或者2倍。"

做两倍宽很可能会使得相邻rail有打不到stack via的风险。
1倍太细无必要，2倍又太宽，所以我一般做1.6~1.7倍宽，并且跟rail对齐。

xingyun666666 · 发表于 2016-5-16 13:47:03

回复 7# damonzhao

不好意思，问您个问题，是我一直以来的困惑：在PT中修timing ECO时，我们会优先选择用size_cell的方法。不用insert buffer,因为不会破坏net的信息，因为PT不知道版图信息,只是insert buffer把net打断了，并不知道打断后怎么分配RC，所以修完logic DRC后，在PT中分析的setup和hold都是不准的，pt评估的还是不够准
，如果是在pt中fix，最好还是不要动net，一动net就没那么准了，若不用insert buffer，影响会小一些，但是现在PT可以吃DEF了，可以知道版图的信息了，所以两种方法并没有什么优先级了，对吗？求证
第二个问题是：在PT中做timing ECO 时的flow是怎样的？实际工程中timingECO 是先选择size_cell中的换VT？因为cell大小不变，如果是多Vt的，就是先看用size_cell的换vt能不能修掉,对吧？因为size_cell的换驱动，也会破坏net的信息？

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