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楼主: xingyun666666

[讨论] 关于怎样做power plan,保证芯片的std cell 和SRAM可以吃到电

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发表于 2016-5-16 14:27:48 | 显示全部楼层
回复 10# xingyun666666

eco修timing是一个综合考虑的事,也许从前端就开始了,或者floorplan,或者时钟树,总之,单纯的抛开版图用PT修timing的方式,我不太赞同。一般来说,size cell也好,insert buffer也好,需要setup和hold都看一下,分析下,决定如何修正。如果pr工具能够识别的violation,一般工具都可以自我搞定的,pt看到violation,要确认约束问题。如果实在搞不定的,也要确认是否局部的density有问题,以至于pr工具不给修正。
至于eco后timing的准确性,可以pr工具中eco后,再抽取rc,给pt报timing,这样多次迭代吧。
你说的多Vt的指的什么呢?
 楼主| 发表于 2016-5-16 19:21:10 | 显示全部楼层
回复 11# damonzhao

很开心收到您的耐心解答,那么总结起来就是,
        第一不吃DEF的PT仅仅就是作为验证工具,看timing   、logicDRC在ICC中修完后有无violation,不能在PT中修。因为在PT中执行fix_eco_timing -setup,在PT中修,PT是不知道layout物理信息的,所以PT中修timing仅仅是基于logic的,根本不靠谱。但是那种PT吃DEF的flow,吃def是新版PT功能,当然准一些,在PT中修timing是可以的,对吗?
        第二,正常的timing signoff的flow,应该是在ICC里把logic DRC和timing都clean了,然后用PT验证一下,若有violation,回ICC去分析这些path,依然在ICC中把这些 logic DRC violation、timing violation给clean了?仅仅用ICC 修timing就可以把timing都修clean,并不需要PT修,对吧?
 楼主| 发表于 2016-5-17 10:17:43 | 显示全部楼层
回复 11# damonzhao


   我说的多VT是指一个design中,同时有HVT SVT LVT的cell,可以通过换VT来fix logic DRC和setup、hold
发表于 2016-5-17 11:26:05 | 显示全部楼层
回复 12# xingyun666666


    第一不吃DEF的PT仅仅就是作为验证工具,看timing   、logicDRC在ICC中修完后有无violation,不能在PT中修。因为在PT中执行fix_eco_timing -setup,在PT中修,PT是不知道layout物理信息的,所以PT中修timing仅仅是基于logic的,根本不靠谱。但是那种PT吃DEF的flow,吃def是新版PT功能,当然准一些,在PT中修timing是可以的,对吗?

pt可以出一个提供参考的脚本,但是最终的实现要在pr工具中。所以不管你用不用pt给的脚本,最后都要能在pr工具中实际执行了,并且绕线成功了,再抽取rc给pt验证,才确认最终的有效性,这么说懂吧。
PT是做STA,也就是静态时序分析。最终的layout还是pr工具来实现。

        第二,正常的timing signoff的flow,应该是在ICC里把logic DRC和timing都clean了,然后用PT验证一下,若有violation,回ICC去分析这些path,依然在ICC中把这些 logic DRC violation、timing violation给clean了?仅仅用ICC 修timing就可以把timing都修clean,并不需要PT修,对吧?

仅仅用ICC 修timing就可以把timing都修clean,但还是需要按照流程到pt中进行timing确认
发表于 2016-5-17 11:28:10 | 显示全部楼层
回复 13# xingyun666666


   能混用也行吧,不过我见过的lvt/rvt是不同的track的,也就是单元高度并不一样,所以做的时候从综合开始就需要单独处理
发表于 2022-12-8 11:01:29 | 显示全部楼层
楼主,关于这个主题有啥经验分享一下吗,,,power plan设置如何考虑
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