关于spectreverilog不支持64位cadence ，求大神解释

方倩 · 发表于 2016-4-14 21:55:47

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各位大神，是这样的，我的cadence61是64bit的，但是我的数模混合仿真的时候，spectreverilog总是报错，说是不支持64位，请问这是怎么回事啊，一般咋解决啊？

方倩 · 发表于 2016-4-14 21:56:44

自己顶一个

方倩 · 发表于 2016-4-14 21:57:29

再顶一个！！

rina_lu · 发表于 2016-7-13 17:18:55

遇到同样的问题你解决了吗

zhaowentao · 发表于 2017-3-9 10:03:29

同问：
ERROR (SPECTRE-16689): SpectreVerilog cannot support 64bit.

晚风袭人 · 发表于 2017-8-1 10:19:30

改成32bit=all是不行的,需要在把all换成EXCLUDE:spectre

晚风袭人 · 发表于 2017-8-1 10:20:32

就是CDS_AUTO_64BIT=EXCLUDE:spectre

xiaoquanic · 发表于 2017-11-19 18:00:33

同样问题，只有修改成32bit，才能使用specterverilog

yanghyi · 发表于 2020-3-23 18:56:48

xiaoquanic 发表于 2017-11-19 18:00
同样问题，只有修改成32bit，才能使用specterverilog

您好请问这个是怎么修改的

xiaoquanic · 发表于 2020-3-24 11:38:41

yanghyi 发表于 2020-3-23 18:56
您好请问这个是怎么修改的

就是7楼的改法，就是CDS_AUTO_64BIT=EXCLUDE:spectre 不过cadence基本放弃spectreverilog了，617已经不在支持了，全部转入AMS了，早点切换到AMS混合仿真

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