VerilogA的多比特输入判断的问题

hughhuang · 发表于 2016-8-2 11:28:07

现在我在学习用verilogams对电路进行建模仿真，有一个多bit的电流输入，比如I[4：0],我希望对这个电流信号进行判断，大致的意思就是OK=(I[4]>Ith) && (I[3]>Ith) && (I[2]>Ith); 请问如何实现？我使用这种语法结果编译不通过。后来想曲线解决问题，就将I[i]分别赋值给I_i，然后用I_i进行判断，编译是通过的，但是仿真发现I[i]并没有赋值给I_i，I_i的值一直为0，求教这是什么问题。或者说只要能帮我实现最上面的功能就好，万谢！

windwithgone · 发表于 2016-8-2 11:28:08

回复 5# hughhuang
这个取决于你把a_0定义成电压类型还是电流类型。
eg.
......
current a_0;
I(a_0) <+ I(a[0]);
......

也可以这样
......
voltage a_0, b_0;
I(a_0, b_0) <+ I(a[0]);
......

windwithgone · 发表于 2016-8-3 10:13:20

OK = (I[4]>Ith)*(I[3]>Ith)*(I[2]>Ith);

hughhuang · 发表于 2016-8-3 20:34:16

回复 2# windwithgone

编译不通过啊。。好像有中括号就不通过。前辈有遇到过这种情况么？

windwithgone · 发表于 2016-8-5 09:29:20

回复 3# hughhuang
VERILOGA不能定义总线吧，你看一下ahdllib中的例子吧比如8bits的ADC

hughhuang · 发表于 2016-8-5 14:48:54

回复 4# windwithgone

昨天仔细研究了一下verilogA的语法书，然后看了下自己的代码，终于解决问题了。我之前是将总线电流赋给单bit的电流，类似于I(a_0)<+I(a[0]),I(a_1)<+I(a[1])，其中a[i:0]为input，但是发现好像并没有赋值过去，后来改为I(a_0,b_0)<+I(a[0])这样的形式，就没有问题了。（虽然问题解决了，仿真结果也是对的，但总感觉有些奇怪，又说不上来奇怪在哪，还是坐等大神指教）

hughhuang · 发表于 2016-8-8 16:30:15

回复 6# windwithgone

我没有定义voltage，我定义的是electrical，然后就可以I(a_0,b_0)<+I(a[0])这样的赋值了。您说的定义current a_0;这个我也在书上看到了，但不知道为什么，赋值不成功，后来我改为electricla n1, n2; branch (n1,n2) a_0; I(a_0)<+I(a[0]);这样就可以了。也不知道current那个方法为什么不行，还希望前辈指点。

hughhuang · 发表于 2016-8-8 16:31:35

回复 2# windwithgone

无论如何，还是感谢您给我的启发，希望以后还能得到您的指点。万谢

windwithgone · 发表于 2016-8-8 17:04:45

回复 8# hughhuang
呵呵，说实话我也不懂，就是怎么想就怎么说了，以后有问题大家可以相互讨论，相互学习，共同提高！

hughhuang · 发表于 2016-8-8 17:23:32

回复 9# windwithgone

好的好的，没问题，多多交流~

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