用verilog写可综合的循环语句

gentlemanmei · 发表于 2016-4-11 16:37:36

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我打算用verilog写一个16位的移位寄存器，要用到循环，目标是提取36位的一个数的有效位数，如果最高位是0，则把高位是0的位数舍去，取16位。就必须要给计移位的integer赋初值，我现在用的是initial模块赋初值，但是这个在综合时候是会被忽略掉的，有什么其他赋初值又可综合的办法。没有用for循环，因为for循环到综合的时候又特别占资源，我就是为了节约资源才取有效位的。请各位大神帮忙

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