基于APB的uart的fifo数据读取

gateway91 · 发表于 2016-4-8 20:36:57

最近在做基于apb的uart，uart接收到的数据先存储于fifo，在fifo中的数据达到设计要求时，就发出一中断，表示数据已经准备好，可以读取，具体时序如下所示：捕获.PNG

ready_int表示数据准备好的中断信号，apb接收到次中断后，拉高apb_sel选择信号，
其中fifo的读使能为，rd_en = apb_sel && ！apb_en（忽略读写信号），不知这样合不合理？
因为数据要在apb_en变为高电平稳定下来，所以也不确定自己的设计是否合理？望指点指点！

zhengwenjie · 发表于 2016-4-8 20:36:58

你的UART模块是基于APB接口的slave，FIFO的读使能是根据APB总线译码得到的，完全取决于APB的master什么时候来读FIFO，作为UART只能被动接受被读，唯一可以控制APB master行为的就是你送出的表明FIFO ready的状态信号。FIFO的读使能 rd_en = apb_sel & (~apb_write) & (~apb_enable) & (apb_addr == FIFO_ADDR) ; FIFO读出的数据寄存一拍到apb_rdata上，使得数据是在apb_enable为高时有效。

silencefpga · 发表于 2016-4-9 12:52:06

这个看楼主使用的fifo接口时序了，是FWFT吗？楼主可否讲fifo接口的 timing 一起给出，才好判断

harry_hust · 发表于 2016-4-11 09:22:02

不对吧。读使能应该在apb_en高的时候有效，不然你的截图里面会读三次FIFO，而实际应该是只读两次。总线去读这些外设一般都有一个周期的延时，数据一般在apb_en下一个周期给出。

gateway91 · 发表于 2016-4-11 21:48:53

回复 3# harry_hust

谢谢！

gateway91 · 发表于 2016-4-11 21:50:44

回复 2# silencefpga

谢谢！

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