菜鸟请问：关于时钟sdc约束的问题

eda—wdy · 发表于 2016-3-29 16:56:33

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本帖最后由 eda—wdy 于 2016-3-29 17:12 编辑

请问例如上图的系统时钟，我应该用什么sdc命令约束时钟，
create_clock 在时钟源（晶振）的输出引脚上吗？
clock mux怎么约束？set_case_analysis吗（关于这些有点模糊）
还有分频器怎么约束？

多谢各位前辈指教！！

eda—wdy · 发表于 2016-3-30 14:46:27

为什么没人回答啊，太简单太low了吗

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