PLL 中分频器的相位噪声问题

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仿真PLL的相位噪声时，可编程分频器的输出端的相位噪声如下图：可知，在10K~10M的范围内，分频器的输出相噪基本维持在-144dBc/Hz的水平，我想降低到-150dBc/Hz一下，请问有什么方法吗？这个-144是不是噪声本底之类的东西？还能降低吗？ps：分频器是pulse-swallow的结构，分频比是800多。

远上寒杉

可以试一下用分频器输入去同步输出。

胭脂盗

求教大神，Pll的参考频率选取有什么要求吗？比如在导航芯片的射频前端的频率合成器

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回复 3# 远上寒杉


   1.您是说用输入做DFF的clk把输出再打出去吗？这种方法我也在其他地方听到过，可以一试。   2.现在问题是我的分频器输入约是1.6G的正弦波，输出约是2M方波，该用什么结构的DFF 呢？数字门搭建的DFF应该不能用了吧，那高速SCL结构的如何？如何得到2M的方波呢？

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回复 2# 胭脂盗

GPS的参考晶振一般是13M，16.369M，26M，33M，24.5535M等等，就用这些作为锁相环的输入参考频率，当然具体哪一种，取决于你们自己的选择。

胭脂盗

回复 5# 1261015620
选取不同的参考频率是从什么方面来考虑呢？我现在属于自学状态，老师木有这方面的项目，指标都是我自己找