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查看: 2667|回复: 8

[求助] 程序综合后实际输出数据与原数据有很大出入

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发表于 2016-1-29 11:14:06 | 显示全部楼层 |阅读模式

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我用FPGA写了一个程序,大概就是将一个rom中存好的数据通过DA发出来,rom中数据有800k,仿真中由于仿真太慢、数据太多不能都看,我查看了前几k的数据没有问题。实际中输出的波形数据会有一部分(比如500k-600k,700k-720k等)有问题,数据明显错误。请问这与程序综合或者类似的需要设计什么约束条件吗?求大神指导
发表于 2016-1-29 11:28:22 | 显示全部楼层
回复 1# Port1
是周期性波形嘛?DA的配置有没有问题呢?如果不是周期性的仿真的话最好还是看一下吧,只留主要时序,其他的删掉仿真会快一点
 楼主| 发表于 2016-1-29 17:21:58 | 显示全部楼层
回复 2# runileking


   周期输出阶梯波,现在看到的现象都指向软件时序问题,硬件没问题。   而且800k中的出错部分还是有规律的,四个数出错一个。把rom中数据长度减小到100k,输出没有问题             此外,仿真都没有问题         现在怀疑是rom中数据太多,导致综合时时序出错?请问这个怎样解决
发表于 2016-1-29 17:25:58 | 显示全部楼层
1、哪个厂家的芯片,一个rom可以放下800k?
2、如果是用的两个rom,是不是切换的时候出现了问题?
 楼主| 发表于 2016-1-29 18:04:38 | 显示全部楼层
回复 4# z894811350


   Xilinx的kc705开发板,rom设置的时候上面很宽泛,我用的8bit、800k深度的,编译没有报错    原先如果深度太多,比如2M会提示资源不够
 楼主| 发表于 2016-1-29 19:25:23 | 显示全部楼层
现在初步判断是读取rom的地址由于各位存在时序延迟现象,地址会有一定时间的错误,导致在时钟有效上升沿读取错误,如何约束数据各位同时变化呢?
发表于 2016-1-30 08:39:37 | 显示全部楼层
约束不了解如何弄,如果你认为仿真可以验证的话,可以仿真看看,仿真没问题,那就有可能是是时序问题吧。
1、弄一个800K自增数据数据,0~256循环变化;
2、用时钟去读,如果读出来的数据不是上一个数据加一,那么就用一个error计数器记下来。看看是否会出问题。
3、如果是时序问题,我也不太了解,我也是来学习的。
发表于 2016-1-30 10:35:03 | 显示全部楼层
发表于 2016-1-30 13:12:17 | 显示全部楼层
可以把ROM中读取数的那段逻辑用计数器的形式代替,如果有问题,就检查之后的逻辑;如果没问题就看读取ROM的逻辑或者ROM配置的问题
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