反馈时钟如何在SDC中设置

volcanozhd · 发表于 2016-1-26 10:05:49

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[size=14.4444446563721px]求教论坛大虾，我的[size=14.4444446563721px]设计[size=14.4444446563721px]中通过PLL产生了一个时钟，命名为"clock_out"，经过PAD输出后，又经过另外一个PAD输入，命名为“feedback_clock”。目前的SDC中，首先create_clock了PLL时钟，然后以PLL时钟为源，create_generated_clock了clock_out。我本意是希望feedback_clock继承clock_out tree上的latency。所以我又以clock_out为source，create_generated_clock了feedback_clock。但是因为feedback_clock与clock_out在设计中没有连接关系，clock_out的latency传不到feedback clock上去。请问该[size=14.4444446563721px]如何[size=14.4444446563721px]设置feedback_clock，谢谢

richardxingxing · 发表于 2016-1-26 12:11:40

1.要看IO上有没有反馈电路，以及IO buffer的库上有没有定义路径。比如source定义在I端，generate定义在C端，如果库里头定义了这个路径，就可以绕回
2.如果库不支持，干脆就直接create一个，signoff的时候手工根据输出的latency认为定义到输入的source latency上去

sukong123 · 发表于 2016-1-26 17:21:58

赞同楼上第二种方法。
比较奇怪楼主的应用环境：
1、为什么feedback_clock要继承输出clock的latency？
2、若需要跟PLL_clock同步，feedback_clock咋还需要外面绕一圈呢？

volcanozhd · 发表于 2016-1-27 10:42:01

回复 3# sukong123

一个比较怪异的设计，feedback引入片外delay，说是为了更好采样数据总线

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