Xilinx FPGA入门连载47：FPGA片内RAM实例之功能概述

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Xilinx FPGA入门连载47：FPGA片内RAM实例之功能概述

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1 功能概述

该工程实例内部系统功能框图如图所示。我们通过IP核例化一个RAM，定时遍历写入其所有地址的数据，然后再遍历读出所有地址的数据。通过ISE集成的在线逻辑分析仪chipscope，我们可以观察FPGA片内RAM的读写时序。

2 模块划分

本实例工程模块层次如图所示。

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Pll_controller.v模块产生FPGA内部所需时钟信号。

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Ram_test.v模块例化FPGA片内RAM，并产生FPGA片内RAM读写地址和控制信号，定时遍历读写RAM中的数据。

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Chipscope_debug.cdc模块引出RAM的读写控制信号和地址、数据总线，通过chipscope在ISE中在线查看RAM的读写时序。