vhdl数据类型的引用和被引用求助

petrel87

各位大神啊。我是verilog进阶级渣渣。。。最近测试一个代码，是vhdl的，实在是习惯了verilog不习惯vhdl，在此求大神指点，让我能看懂就好
比如这样的语句：
v:=r;
v.a_v:=v_a;
好像是此时的变量v引用了数据类型a_v
另一个专门存放数据类型的vhd文件里面有a_v类型；
然后下面又出现了：
b_v:=r.a_v; //这是a_v类型被r引用吧？查了一下，b_v类型里面两个元素
empy和busy都是1位
if(b_v.empty='1')//这又是什么鬼？
iff(b_v.busy='1')//还有这个。。。，什么鬼
难道刚才的数据类型之间的赋值是一次给empty和busy一起赋值了？
是不是可以理解为b_v是一个包，包裹之间互相赋值就是里面元素一起赋值？
跪求哪位vhdl大神给我讲讲数据类型这调来调去什么意思啊。。。