请教高手power down domain的nwell bias问题

tarsadar · 发表于 2015-12-30 09:01:11

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第一次做power down的设计, 用到了HEADER POWER GATING CELL.
  现在遇到的问题是,这套库是tapless的,需要自己加上tapfiller 来连接well bias, 工艺库提供了几种tapfiller, 普通的,还有就是可以控制nwell/pwell body bias的tapfiller, 按照模拟同事的分析,当power domain shut-down时, 是需要将nwell body bias到always-on power supply net上的,不然PN结会导通漏电,看header cell的结构来说是这样的.
  但是我看ICC或者其他工艺相关的文档都没有提到这一点,请教高手给一个确定的答案.
  万分感谢!!

zero_0 · 发表于 2016-1-4 19:49:27

PN结会导通漏电？不明白，如果power switch是理想开关，那PN结根本没有电压，如果不理想也是反偏。

sjtusonic · 发表于 2016-1-5 10:33:28

回复 2# zero_0

导通了之后，会有类似latch-up效应的吧。

zero_0 · 发表于 2016-1-5 11:12:39

回复 3# sjtusonic

想不通为什么bias到可关断的power会引起latch up

legend03u8z · 发表于 2016-1-5 11:15:19

回复 1# tarsadar

NWELL tapcell中将nw连接到local power domain, 这样行为不是和正常的chip一样吗

tarsadar · 发表于 2016-1-5 14:53:34

回复 5# legend03u8z

谢谢您的回复.
第一次搞power gating的设计,很多东西要摸索.
现在问题已经解决了,这套库确实需要使用PMK cell中biasnw的tapfiller, 就是需要额外的strap来连接nwell bias.

[求助] 请教高手power down domain的nwell bias问题

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