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[求助] SCR ESD

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发表于 2015-12-2 16:04:08 | 显示全部楼层 |阅读模式

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QQ截图20151202155609.png

组成SCR的四层结构依序为P+diffusionN-wellP-substrateN+diffusion。这个四结构也就是导致CMOSLatch up(锁住效应)问题的相同结构。我现在用的工艺库,并没有SCR器件,ESD防护一般都是使用GCMOS/GGMOS的形式,为了提高ESD防护能力,我可以利用器件间的闩锁现象形成的SCR,来做ESD防护吗?


还是我可以直接做出上述结构的版图,就可以用做SCR吗?然后再用TLP测试它的IV特性?

发表于 2015-12-11 11:32:56 | 显示全部楼层
需要改良才能用,但是这种结构风险大,ESD效果强
发表于 2015-12-11 12:57:08 | 显示全部楼层
如果楼主不是追求用小面积达到很高ESD level的话, 就不要用了.
这个需要一定的ESD设计经验, 再应用比较安全.
发表于 2015-12-11 19:50:45 | 显示全部楼层
楼主 不要用 这种结构的Vt1很大, 你的芯片会挂掉的!!!
发表于 2015-12-12 10:57:28 | 显示全部楼层
回复 1# lxy_h

SCR方面的专家是SOFICS (www.sofics.com) , 一家比利时专业对ESD 公司, 他们有很多SCR 方面的专利. 他们有TSMC 从0.35um 到16nm FINFET 的所有解决方案, 是TSMC, UMC IP 联盟成员.
发表于 2015-12-16 17:51:20 | 显示全部楼层
效果好,但不好用
发表于 2015-12-17 08:50:47 | 显示全部楼层
不可以利用器件间的闩锁现象形成的SCR来做ESD防护,除非你的器件是没用的器件,但那样的话相对于只用SCR,面积会增加。
发表于 2016-1-28 20:23:27 | 显示全部楼层
SCR用作ESD保护需要考虑的方面很多,比如N-well和P-sub界面的结触发电压较高,约30~50v左右,需要增加NMOS管子来降低SCR触发电压;如果SCR用在芯片与芯片连接的I/O 接口之间,由于其的本身抗干扰能力较弱,稍微设计不合适可能会引发电平翻转产生误操作。。如果说不是特别考虑的话还是不要轻易使用。
发表于 2016-2-19 19:45:42 | 显示全部楼层
谁有sentaurus 模拟TLP的代码共享,谢谢
发表于 2016-2-20 14:56:48 | 显示全部楼层
我是深圳ESD静电防护委员会商务代表,有需要做体系认证或课程培训可以联系我们。我们的网址www.esd-resource.com.我 的联系方式0755-86182077
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